为发展深圳集成电路设计产业，加强深圳集成电路设计领域实用型人才的培养，我们深圳IC基地联合工信部人才交流中心和国际知名EDA厂商，邀请国内顶级专家开展集成电路领域名家大讲堂和设计方法与EDA工具实训。培训为公益培训，深圳公司技术人员参加不收费用。因名额限制，先报先得（原则上一个公司一个培训课题不超2人），以我回复确认为准。一旦占用名额，必须参加（公司可内部调配人员），否则影响以后的报名。
报名邮箱：guanbz@szicc.net，手机/微信：13651442415
报名可先提供联系人联系方式及参加人数，超过30人开班，50人截止。如果开班成功，我会将具体时间、地点、详细资料通知联系人。
近期培训如下：
1、国际名家讲堂（芯动力人才计划）（ESD）静电保护培训 (2天)
内容：静电放电（ESD）是影响电子元器件可靠性的主要因素之一，超过35%的芯片的灾难性损害可以归结为这个原因。这个问题在设备尺寸减小的背景下，在目前和未来的纳米技术中的重要性越来越大。本次培训将首先提供静电放电保护概念、静电放电特性和静电放电装置建模的背景知识。然后，将介绍各种有效的芯片内静电放电保护解决方案，用于先进的CMOS和Bicmos技术开发的低压和高压技术。最后，将讨论设计系统级ESD保护方案的技术和挑战。
培训老师：刘俊杰 IEEE Fellow, 郑州大学首席教授，微电子研究院院长
2、国际名家讲堂（芯动力人才计划）PLL锁相环技术培训 （2天）
内容：锁相环是有线和无线收发系统中的关键模块。比如在有线收发系统中，低抖动的时钟产生电路与通用的时钟数据恢复电路在高数据速率I/O链路中至关重要。在先进的CMOS工艺中设计传统架构的锁相环时，面临着可移植性差、环路参数不确定性及泄漏电流等问题。
因此，基于提升性能、降低功耗和成本等方面的考虑，近年来涌现出了多种新型的锁相环架构和电路，而这又进一步增加了电路设计者选取正确设计方案的难度。本讲堂从基础知识入门，循序渐进至各类先进架构；首先为电路设计人员定制了的必要锁相环基础知识，进而分别介绍系统层面和实际电路层面的设计考虑，对锁相环的各种应用进行深入的探讨；此外，课程还将讨论各类新颖的锁相环架构以及当前所面临的最新设计挑战。
培训老师：张长春 南京邮电大学教授，硕士生导师
3、INNOVUS Implementation system （Cadence自动布局布线实训） 3天
培训老师：cadence专家
4、Mentor DFT 培训 Tessent Introduction of MBIST, TestKompress 1天
课程安排：
1. Morning:
Memory BIST
* Introduction to memory testing
* Memory repair basics
* Memory BIST insertion flow overview
2. Afternoon:
TestKompress
* Compression/ATPG (including scan) basic
* Low-power ATPG
* Tessent Hierarchical DFT basics
培训老师：Mentor 专家
