作为晶心第五代指令集架构，AndeStar™ V5支持32位与64位处理器及RISC-V指令集架构，使开放、精简、模块化及可扩充的RISC-V架构正式进入主流SoC应用。使用AndeStar™ V5架构处理器来设计的SoC将能充分利用到晶心科技的高效能/低耗电比特性，使得在高频运作时更具优势。
AndeStar™ V5架构= RISC-V + 晶心扩充指令架构，而晶心目前的扩充架构主要包括：
1）晶心独创指令集：程序代码减少10% (降低芯片代码储存成本)；
2）客制化指令 (ACE)：提供工具，让客户制定应用加速的指令；
3）优化的中断处理：大幅减少实时(real-time)中断处理的时间；
4）StackSafe™：对程序堆栈的硬件保护机制, 提升除错效率。
因而，以V5为基础的32位N25与64位NX25 AndesCore™处理器性能优异，在台积电28nm HPC制程下，操作频率可超过1 GHz，提供不低于2.8 DMIPS/MHz与3.4 CoreMark/MHz的优异性能，而逻辑闸数更可分别低至30K及50K，因此，N25及NX25非常适合网络、储存及人工智能（AI）等需高速控制的各种应用。
AndeStar™ V5 Architecture:
·V5 is the new family of AndeStar architecture which is fully compliant with RISC-V technology while bringing extended features unique to Andes and already proven in the V3 processors, such as
-Andes Performance Extension to speed up common program sequence such as those for memory accesses and branches
-Andes Custom Extension™ (ACE) to enable user-defined instructions for Domain-Specific Acceleration (DSA)
-CoDense™ for further code size compaction
-StackSafe™ stack overflow/underflow detection for program reliability
-PowerBrake frequency scaling for power saving.
·Supports both 32-bits (RV32) and 64-bits (RV64), and the latter is for applications demanding addressability greater than 4 GB or those benefiting from data wider than 32 bits.
培训时间：2018年9月20日
培训地点：深圳集成电路深圳市高新技术产业园区中区科技中二路软件园一期四号楼六楼 SZICC
