Tessent Memory BIST and TestKompress培训通知
--Siemens EDA(原Mentor) & SZICC DFT技术培训
随着SOC集成电路的不断发展，芯片规模也在进一步提升，在先进工艺下，DFT将面临巨大的挑战，例如memory在先进工艺下发生缺陷的可能性增大，ATPG的运行时间延长，内存消耗需求增加，测试向量规模显著增长，这些问题都将直接影响芯片的流片计划，增加巨额的测试花费，影响芯片的良率。
在如此挑战下，如何高效的完成DFT设计，实现DFT流程自动化，如何缩短ATPG的运行时间，如何减少ATPG的测试向量规模以及如何提高芯片的良率成为当今DFT领域面临的重要课题。为了更好的帮助企业解决问题，及时了解前沿的DFT技术，深圳集成电路产业化基地（简称SZICC）将联手Siemens EDA（原Mentor）开展DFT相关技术与自动化流程培训。
培训时间：2021年8月6日 (9:00 AM –6:00PM) ( 1 天)
培训地址：深圳南山区科技中二路软件园一期四栋六楼-国家集成电路设计深圳产业化基地615室
培训老师:徐海燕，Siemens EDA（原Mentor）DFT应用工程师，从事SOC芯片开发相关工作7年+，熟悉芯片开发流程以及相关EDA工具的应用，2019年加入Siemens EDA，负责Siemens EDA 亚太区DFT技术的支持工作。
培训内容：Siemens EDA DFT设计平台Tessent Tessent Memory BIST自动化设计流程 Tessent Memory Self-Repair的相关内容 基于Tessent压缩技术实现ATPG测试向量规模的减少 基于芯片低功耗设计需求实现Low-Power ATPG 基于大规模SOC设计的层次化DFT技术的实现
主办单位：国家集成电路设计深圳产业化基地 Siemens (原Mentor）
联 系 人：关保贞 手机微信13651442415 邮箱guanbz@szicc.net
课程安排：
上午：Tessent Memory BIST技术培训
09:30-10:00：Introduction to Memory Testing
10:00-10:45：Memory BIST Insertion Flow Overview Break time 15 minutes
11:00-11:30：Repairable Memories and Yield Improvement
下午：Tessent TestKompress技术培训
13:30-14:30：Compression Technology Introduction Break time 10 minutes
14:40-15:40：Low-power ATPG Technology Introduction Break time 10 minutes
15:50-16:50：Hierarchical DFT Technology Overview
防疫事项：
参加培训的学员在报到当天应主动向工作人员出示“行程码”，“行程码”14天内无中高风险地区行程史。学员应确保14天内无国内疫情中高风险地区或国（境）外旅居史、无新冠肺炎确诊病例、疑似病例或无症状感染者密切接触史。现场测量体温正常（＜37.3℃）、无咳嗽、乏力等不适症状者方可进入会场。参加培训的学员应自备一次性医用口罩或无呼吸阀的N95口罩，除身份确认需摘除口罩以外，应全程佩戴，做好个人防护。会场签到桌配备速干手消毒剂，纸面巾或湿纸巾，学员可以自行取用。
