随着信号速率越来越高、工作电压越来越低而电源功耗越来越大、产品设计集成化趋势越来越明显，芯片和产品设计规模和复杂度不断提高，面临着信号完整性、电源完整性、散热等一系列挑战，芯片/系统设计厂商和EDA公司携手解决。作为行业的领导者， Cadence在芯片/封装/单板设计、多物理场系统级仿真分析方面，提供了一系列领先的设计工具、分析方法和协同流程，比如Clarity/EMX模型提取、Virtuoso RF设计/分析方案、Virtuoso-Sigrity电源联合分析、Integrity 3DIC Celsius热仿真、System Capture系统级原理图设计、In-Design Analysis分析方法等，帮助用户更好地解决设计中遇到的诸多挑战。
为了更好地帮助企业进一步掌握最新的信号/电源/热完整性分析方法，建立芯片-封装-系统的协同仿真流程，深圳市高新技术产业促进中心将联手Cadence开展信号/电源/热完整性分析和最新的原理图/PCB设计功能的技术研讨会。具体安排如下：
培训费用：公益培训，免费
培训时间：2022年8月31日 9:30-16:30
主办单位：国家集成电路设计深圳产业化基地
协办单位：cadence公司
培训地址：南山区科技中二路软件园四栋六楼615室
培训讲师: Cadence技术支持工程师
庄哲民， Senior Principal Application Engineer，10多年的信号完整性、电源完整性、热仿真分析经验。
现任Cadence公司高级应用工程师，主要负责Cadence多物理场系统分析产品在华南区的技术支持和信号完整性/电源完整性仿真、自动化定制项目。曾先后在华为、Sigrity公司从事相关工作，熟悉芯片-封装-系统级联合仿真方法和流程，在DDR仿真优化、Serdes通道优化、大电流电源的电热联合仿真方面有丰富项目经验。
冼鹏伟， Lead Application Engineer，多年的信号完整性、电源完整性仿真分析经验
负责Cadence MSA产品线的技术推广与支持，为客户提供可定制化企业级EDA综合解决方案。在系统级多物理场仿真及设计领域具有多年的行业经验。
林丽娟， Principal Application Engineer，10多年产品设计与EDA从业经验。
负责Cadence SPB产品线的技术推广与支持，为客户提供可定制化企业级EDA综合解决方案。在系统设计与优化封装基板设计，硬件产品开发，PCB设计与制造和企业流程与数据管理等方面具有多年的行业经验与深厚的技术积累。
孙载阳， Lead Application Engineer，10年产品设计与EDA从业经验。
负责Cadence SPB产品线的技术推广与支持，为客户提供可定制化企业级EDA综合解决方案。在PCB设计及工具培训、设计流程搭建、企业数据管理方面具有多年的客户支持经历和行业经验。
联系人：关保贞 手机/微信: 13651442415
适合参加培训人员： SI/PI工程师，RF工程师
热设计工程师，硬件工程师，封装/PCB设计工程师
具体培训内容与安排如下：
序号 | Time | Topic | 议题 |
1 | 09:30-10:00 | Registration | 入场签到 |
2 | 10:00-10:40 | Overcoming RFIC and RF Module Design Challenges | 不同种类的模组设计之间的集成趋势引起了PCB 设计风格的流程正向IC设计风格的流程转变。对于任何一个先进的模组设计流程而言，多芯片封装的跨结构设计和验证都必不可少。Virtuoso RF流程无缝集成EMX、Clarity等电磁解算器，帮助设计人员跨结构进行电磁场仿真、提取相应的S参数模型、并且自动将不同解算器的结果反标至标准原理图。 |
3 | 10:40-11:20 | Explore Power Integrity Analysis From Front To End | 随着工艺节点的演进、先进封装技术的蓬勃发展，芯片上集成的功能越来越多，PI工程师需要仿真及优化的电源域也在急剧增多。Cadence推出了创新的SystemPI仿真解决方案以帮助客户提升PI工程师在方案、详细设计及签核等各个设计阶段的效率。 |
| 4 | 11:20-12:00 | Next Generation System Design Schematic Tools | Cadence全新的系统级原理图设计工具，通过针对性多板设计解决方案以及更智能的原理图绘图功能，无论是原理图或系统设计师、库管理员，还是可靠性团队的一员，Allegro System Capture都能提供一个团队设计环境，使多板系统实现快速、准确和高效的设计。 |
| 5 | 12:00-13:30 | Lunch |
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| 6 | 13:30-14:10 | Advanced DDR5 Simulation with AMI Models | DDR5/LPDDR5实现了更高的传输速率，更低的功耗。但更低的系统裕量、更严苛的误码率要求、DFE等技术的引入，这些因素都对通道建模及仿真提出了更大的挑战。Cadence完整的SI/PI解决方案是如何帮助客户准确、高效地完成DDR5/LPDDR5系统级仿真的。 |
| 7 | 14:10-14:50 | Check Potential SI/PI Problems Within The Allegro Environment | 设计和仿真密不可分，如何高效地闭环设计中的SI/PI问题? 本议题主要介绍了支持高速数字系统设计和分析的集成环境，帮助工程师在PCB设计的各个阶段持续发现和解决信号完整性和电源完整性相关问题。 |
8 | 14:50-15:30 | Challenges and Solution Of Thermal Analysis For Chiplet Systems | 散热是Chiplet设计的一个关键要点。多个裸芯片集成在一个有限的空间中，功率密度增加、散热效果变差，让散热问题变得更为棘手。Chiplet散热设计需要对芯片热模型进行更精细的建模和仿真。 |
9 | 15:50-16:30 |
| 讨论 |
本次培训报名满25人开班，40人截止，先到先得，报名后会回复确认，一旦确认，不能无故缺席。
报名链接：https://www.wjx.top/vm/m70Brtg.aspx
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报名表
防疫事项：
1.参加培训的学员在报到当天应主动向工作人员出示“行程码”，“行程码”14天内无中高风险地区行程史。学员应确保14天内无国内疫情中高风险地区或国（境）外旅居史、无新冠肺炎确诊病例、疑似病例或无症状感染者密切接触史。现场测量体温正常（＜37.3℃）、无咳嗽、乏力等不适症状者方可进入会场。参加培训的学员应自备一次性医用口罩或无呼吸阀的N95口罩，除身份确认需摘除口罩以外，应全程佩戴，做好个人防护。会场签到桌配备速干手消毒剂，纸面巾或湿纸巾，学员可以自行取用。
